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Thread - Seiten: -1-

000
01.09.2016, 18:51 Uhr
Mario Blunk

Avatar von Mario Blunk

Vielleicht liegt es daran, weil der Tag lang war. Ich komm nicht auf die Lösung, also:

Warum findet sich in Datenblättern zu digitalen ICs, kaum ein AC-Kennwert zur maximalen Anstiegszeit des Signals am Eingang ? Der Hintergrund: Ich hab mit einigen ICs zu tun, deren Takt-Eingänge vermutlich zu langsam von der Quelle umgeschaltet werden und somit etwas durcheinander geraten. Ich muß also aus den Datenblättern herausdeuten, wie schnell der Eingangspegel wechseln muß.
--
Mein Chef ist ein jüdischer Zimmermann.

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001
01.09.2016, 19:17 Uhr
Buebchen

@Mario Blunk
Hallo!
Was ist denn Deine Signalquelle?
Aus Analog generierten Signalen kann man ohne das Vorschalten eines Triggerschaltkreises wie z.B. den 74LS13 bei weiteren LS oder HCT Schaltkreisen kein vernünftiges Verhalten erwarten. Signalquelle und und verarbeitender Schaltkreis sollten bei gleicher Baureihe ansonsten zusammenspielen. Bei C-MOS durch Widerstände vom Aus zum Eingang des Schaltkreises in Analoge Betriebsweise gebracht, verhalten sich wieder anders. Da kann es bei ungünstiger Dimensionierung zu gewaltigen Stromspitzen im Übergangsbereich kommen.
Besorge Dir von Kühn oder Kühn/Schmied das "Handbuch TTL-und CMOS-Schaltkreise. Dort findest Du zu allen Familien die nötigen Steilheiten.
Wolfgang

Dieser Beitrag wurde am 01.09.2016 um 21:02 Uhr von Buebchen editiert.

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002
01.09.2016, 19:47 Uhr
millenniumpilot

Hallo Mario,

ich kenn das noch mit max. 1µs bei D100/74xx Serie.

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003
01.09.2016, 20:12 Uhr
Rolly2

Also 1µs sind schon sehr lang für einen Standard-TTL. Ich würde eher 10nS annehmen. Das steht aber in jedem Datenblatt der Standard-TTL-Reihe.

Viele Grüße, Andreas

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004
01.09.2016, 21:10 Uhr
Rolli

Habe mal wahllos bei einem IC geschaut:
74AC273
empfohlende Flankensteilheit am Eingang:mind. 125mV/ns zw. 30% und 70% Vcc
Das steht bei "Recommended Operating Conditions".

Gruß
Rolf
--
Wer Phantasie hat, ist noch lange kein Phantast

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005
01.09.2016, 21:30 Uhr
Mario Blunk

Avatar von Mario Blunk

Also konkret: Die Quelle ist ein Xilinx Coolrunner XC2C384, dann gehts über ein ca. 1,5m langes Flachbandkabel (Signal-GND-Signal-GND...) zur Senke. Das sind die JTAG-TCK-Eingänge von CPLDs XC9536 (5V Reihe) oder einem Spartan 3. Signalterminierung ok, keine Überschwinger. Das Flachband stellt sicherlich eine hohe kapazitive Last dar, was die Flanken beeinträchtigt. In den Datenblättern der XC9536 oder des Spartan fand ich zunächst nichts betreffend der Anstiegszeiten. Dann hab ich mal in einigen TTL-Datenblättern gestöbert. Da wird ebenfalls kaum was zu den Eingangsflanken von Takteingängen gesagt.
Das ist auch alles nicht relevant. Die Frage war nur, warum solche Angaben in den Datenblättern (insbesondere der oben genannten ICs) nicht auftauchen.
--
Mein Chef ist ein jüdischer Zimmermann.

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006
01.09.2016, 22:32 Uhr
holm

Avatar von holm

Zitat:

Mario Blunk schrieb
Die Frage war nur, warum solche Angaben in den Datenblättern (insbesondere der oben genannten ICs) nicht auftauchen.

..weil es zu jeder TTL Familie vom Hersteller ein "Gruppendatenblatt" gibt in dem Typübergreifende Sachen wie diese aufgeführt sind. Meist wird in den Typdatenblättern auch darauf verwiesen.

Gruß,

Holm
--
float R,y=1.5,x,r,A,P,B;int u,h=80,n=80,s;main(c,v)int c;char **v;
{s=(c>1?(h=atoi(v[1])):h)*h/2;for(R=6./h;s%h||(y-=R,x=-2),s;4<(P=B*B)+
(r=A*A)|++u==n&&putchar(*(((--s%h)?(u<n?--u%6:6):7)+"World! \n"))&&
(A=B=P=u=r=0,x+=R/2))A=B*2*A+y,B=P+x-r;}

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007
03.09.2016, 21:44 Uhr
Mario Blunk

Avatar von Mario Blunk

Jo, stimmt, sehe ich ein. Hab das anhand eines 74HC193 geprüft. Eigentlich ist dieser Parameter eine Kleinigkeit, an der sich die Verfasser der speziellen Datenblätter nicht überarbeiten würden. Betriebsspannungen und deren zulässige Toleranz stehen ja auch immer drin.
Zum Spartan 3 allerdings schweigt sich Xilinx aus, auch im Family-Datasheet steht nichts zu den Flankensteilheiten (insbesondere der des TCK-Eingangs).
Betreffed der XC9500-Reihe gibts nur eine Randbemerkung in irgendeinem Xilinx-Forum, in dem von 10ns die Rede ist.
Ich weiß hier sind auch Xilinx-Anwender in der Runde. Wer hier also was weiß, bitte melden ! Danke schonmal im Voraus.
--
Mein Chef ist ein jüdischer Zimmermann.

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008
03.09.2016, 23:31 Uhr
Enrico
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Bis Du Dir sicher, nicht dass die Gatterlaufzeit meinten?
--
MFG
Enrico

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009
04.09.2016, 08:27 Uhr
Buebchen

@Mario Blunk
Hallo Mario!
Mein Chef hatte vor 20 Jahren ein ähnliches Problem mit einer Verbindungsleitung von ungefähr 0,8m zwischen zwei PLDs. Die Daten kamen erst sauber rüber nachdem er Leitungstreiber und Empfänger eingesetzt hatte. Es waren die Typen, die auch in der DDR gefertigt wurden. Da ich nichts mit denen gemacht habe ist mir der Typ nicht geläufig. Irgendetwas mit DS oder DL xx31 und 32 wenn ich mich recht entsinne.
Wolfgang

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010
04.09.2016, 08:29 Uhr
holm

Avatar von holm

AM26LS31 und -32

Gruß,

Holm
--
float R,y=1.5,x,r,A,P,B;int u,h=80,n=80,s;main(c,v)int c;char **v;
{s=(c>1?(h=atoi(v[1])):h)*h/2;for(R=6./h;s%h||(y-=R,x=-2),s;4<(P=B*B)+
(r=A*A)|++u==n&&putchar(*(((--s%h)?(u<n?--u%6:6):7)+"World! \n"))&&
(A=B=P=u=r=0,x+=R/2))A=B*2*A+y,B=P+x-r;}

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011
04.09.2016, 14:42 Uhr
Mario Blunk

Avatar von Mario Blunk

@Enrico: Nein, es ging um Anstiegszeiten. Siehe http://www.xilinx.com/support/answers/3226.html
Ich vermute, darin liegt auch das Problem in meiner Problematik. Ich frage mich nur, warum Xilinx sowas nicht oder nur auf Nachfrage rausrückt.
--
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012
04.09.2016, 15:59 Uhr
schlaub_01

Hallo Mario,

wie sehen denn überhaupt Deine Pegel aus? Wenn ich richtig sehe, versuchst Du mit nem 3,3V I/O einen 5V Chip anzusteuern und das noch über ein langes Kabel. Ansonsten denke ich, wirst Du selten Infos zu den JTAG Pins finden was die AC Bedingungen angeht. Xilinx wird da im Support auch nur sagen: verwenden Sie unsere Programmierkabel - dann gibt's keine Probleme.

Grüße,
Sven.

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013
04.09.2016, 18:58 Uhr
Mario Blunk

Avatar von Mario Blunk

Hallo Sven,
mit einem 3V3 Treiber kannste doch 5V-Logik ansteuern. In dieser Richtung ist TTL kompatibel. Wenn es in den XC9536 rein geht, sendet der Treiber 3,3V Pegel, wenn ich den Spartan-3 ansteuere, wird 2,5V High gesendet. Das paßt also. Am Oszi sehe ich in beiden Fällen Anstiegszeiten von 20ns, was vermutlich zu langsam ist. Wenn ich das Kabel kürze, wird sicherlich wieder alles ok sein. Ich hätte es nur gern im Original-Datenblatt von Xilinx gesehen, was da gefordert ist.
Gruß,
Mario
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014
04.09.2016, 19:10 Uhr
Mario Blunk

Avatar von Mario Blunk

Nachtrag: TCK-Flanken an sich sind sauber und glatt, keine kritischen Überschwinger, keine Einbrüche an den L-H-Umschaltpunkten. Mit Tektronix TDS320 gemessen am Target. High-Pegel 2,5V / 3,3V ebenfalls ok. Low-geht gegen Null.
http://www.blunk-electronic.de/download/tck_spartan3.pdf
--
Mein Chef ist ein jüdischer Zimmermann.

Dieser Beitrag wurde am 04.09.2016 um 19:22 Uhr von Mario Blunk editiert.

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015
04.09.2016, 20:02 Uhr
schlaub_01

Hallo Mario,

das ist schon ziemlich seltsam. Ich sag mal, da habe ich schon viel schlimmeres gesehen und das ging auch problemlos. Die Anstiegsflanke sieht ja schon sauber aus. Hast Du mal probiert mit Deinem Ansteuer-Coolrunner die slew rate auf fast zu stellen? Vielleicht bringt Dir das ne steilere Flanke. Ansonsten hast Du bei Flachbandkabel in etwa 40-60pF/m an typischer Kapazität. Es steht auch wirklich in keiner Application note von Xilinx was. Dort wird nur auf die normalen Signaltimings verwiesen. Da haste schon recht.

Grüße,
Sven.

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016
04.09.2016, 20:54 Uhr
Mario Blunk

Avatar von Mario Blunk

Hallo Sven,
gute Idee, die Slew-Rate am Coolrunner ! Werd das morgen untersuchen. Ich hab am Ausgang des Coolrunners noch keine Messung gemacht, kann sein daß der tatsächlich sehr langsam schaltet.
Fragt sich, ob Altera oder Lattice auch solche Werte verheimlichen. Man könnte sich die Anstiegszeiten aus min. H und L Zeiten zusammenreimen und schätzen....
Gruß,
Mario
--
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017
04.09.2016, 21:26 Uhr
Buebchen

@Mario Blunk
Hallo Mario!
Die Flankensteilheit nach Deinen Angaben sagt mir das die Treiberleistung der Ausgänge des Spartan nicht reicht die Kapazität zu treiben. Sie können nur wenige cm ohne Treiber überbrücken. In den ISP Schaltungen für diese Schaltkreise sind auch Treiberschaltkreise nötig. Intern haben sie laut Datenblatt Verzögerungszeiten vom internen Takt zum Ausgangssignal von 1-3nsec. Die Anstiegszeit der Ausgangsflanke der Xilings-Chips sollte dann wesentlich kürzer sein da die Schaltkreise problemlos mit Frequenzen über 100 MHz klarkommen. Das würden sie nie wenn sie regelrecht 20nsec ohne Last ausgeben würden. Ist die Flankensteilheit der Eingangsimpulse wie bei Dir bei 20nsec treten innerhalb des Chips gewaltige Stromspitzen auf, die die Logik völlig durcheinander bringen. Dadurch kommt es an Ausgängen zu Signalen wo keine erwartet werden. Die Signalverkopplung findet über die Versorgung im Chip statt da die internen Logikelemente zu lange im verbotenen Bereich verharren. Die Energieliefernden Abblockkondensatoren schaffen nicht diese Zeit zu überbrücken. Wir hatten zur Ansteuerung von EPLDs teilweise GALs mit 5nsec nehmen müssen, weil eine konventionelle lösung mit Einzelschaltkreisen zu aufwendig gewesen wäre, damit der EPLD das tut wozu er gedacht war. Die waren irgendwann nicht mehr erhältlich und damit war das Projekt gestorben.
Die steilen Impulse die auftreten sind mit dem von Dir verwendeten Oszi sehr warscheinlich nicht zu sehen. Er braucht eine minimale Impulsbreite von 10 nsec. Die Spitzen im Übergangsbereich von High zu Low und umgekehrt sind wesentlich kürzer(~0,1-1nsec) und setzen sich über die Stromversorgung durch den ganzen Chip fort.
Wolfgang

Dieser Beitrag wurde am 04.09.2016 um 21:36 Uhr von Buebchen editiert.

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018
04.09.2016, 21:37 Uhr
Mario Blunk

Avatar von Mario Blunk

Wolfgang, ja, was Du da schreibst ist richtig (der Treiber ist allerdings ein Coolrunner, Empfänger ist der TCK-Pin eines Spartan 3), aber die Frage ist, warum der Hersteller (Xilinx) nichts zur maximalen Anstiegszeit am TCK in seinen Datenblättern aussagt. Das gehört sich eigentlich so.
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019
05.09.2016, 11:11 Uhr
Buebchen

@Mario Blunk
Hallo Mario!
Hier findest Du Daten Dazu; http://www.xilinx.com/support/documentation/application_notes/xapp453.pdf
Die Aus und Eingänge sind mit LVCMOS25 Pins kompatibel. Du solltest dort nach den Zeiten sehen. Du wirst sie da finden. Ich habe nicht nachgesehen, aber nach meinen Erfahrungen mit ähnlichen Chips die ich bis 150 MHz betreibe sind 1-2nsec zu erwarten.
Hier die Daten von LVCMOS Treibern die Laut Datenblatt eine slew Rate von 1-4V/nsec haben. Das ist die Größenordnung die ich vermutet habe.
http://www.ti.com/lit/ds/symlink/cdclvc1103.pdf
Wolfgang

Dieser Beitrag wurde am 05.09.2016 um 11:25 Uhr von Buebchen editiert.

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020
05.09.2016, 11:49 Uhr
Mario Blunk

Avatar von Mario Blunk

Hallo Wolfgang, in http://www.xilinx.com/support/documentation/application_notes/xapp453.pdf steht nicht drin wonach ich suche. Schlüsselwort: Rise-Time TCK Input.
http://www.ti.com/lit/ds/symlink/cdclvc1103.pdf könnte als Richtwert helfen, aber wie gesagt, von Xilinx hätte ich das gern direkt.
Die Problematik stellt sich für die XC9536-Reihe gleichermaßen.
Gruß, Mario
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021
05.09.2016, 11:55 Uhr
Buebchen

Hallo Mario!
Es ist aber ein direkter Hinweis auf die LVCMOS Technologie zu finden. Die ist Problematisch in der Ansteuerung aus LVTTL Quellen. Dazu hier noch etwas das nicht mit den Zeiten zu tun hat sondern mit den Querströmen auf die ich weiter oben hingewiesen habe.
https://books.google.de/books?id=6cPnBQAAQBAJ&pg=PA283&lpg=PA283&dq=LVCMOS+Anstiegszeiten&source=bl&ots=4fFqWVUAZY&sig=KqIKcVFjcBMaLMdBSXoH3CxYo3I&hl=de&sa=X&ved=0ahUKEwj9pdSO-ffOAhUHVRQKHbnzDz8Q6AEIHDAA#v=onepage&q=LVCMOS%20Anstiegszeiten&f=false
Die LVCMOS Schaltkreise sind nach der JEDEC Norm aufgebaut. Die Bezeichnungen der Pins sind standardisiert, ebenfalls die Zeiten. Deshalb muß man sich die Zeiten in den Daten dort herauslesen.

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022
17.09.2016, 18:32 Uhr
Mario Blunk

Avatar von Mario Blunk

@Sven: Die Ausgänge des Coolrunners sind auf max. Schaltgeschwindigkeit gestellt. Mit dem, was im Datenblatt steht + der kapazitiven Last des Flachbandes, ist das was ich mit dem Oszi gemessen habe richtig.

An alle: Die Sache hat sich von der Physik her erledigt. Es lag am schlechten Layout der Platine, auf der die XC9536 verbaut sind. Ein paar mehr Massedrähte und Abblockkondensatoren, und kein IC kommt mehr außer Trab.

Die erlaubten minimalen Anstiegszeiten muß man sich wie oben erläutert zusammenreimen...
--
Mein Chef ist ein jüdischer Zimmermann.

Dieser Beitrag wurde am 17.09.2016 um 18:32 Uhr von Mario Blunk editiert.

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