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Robotrontechnik-Forum » Technische Diskussionen » Umbau M036 -->>> M035 -->>> M035x4 » Themenansicht

Autor

Thread - Seiten: -1-

000
08.07.2024, 17:56 Uhr
Enrico
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Wolf kam vor ein paar Jahren mit der Idee an, ob man denn nicht M036-Platinen
als M035 nehmen kann.
Es hat mal wieder länger gedauert, es gibt ja immer wieder was Wichtigeres.
Es funktionierte, nur der Refresh nicht, geht nun auch, nur ein anderes Gatter und 3 weitere Drähte.
Refresh-Art ist das bei SIMM-Modulen ab 1MB übliche CAS-before-RAS-Refresh.
Ein paar Leiterbahnen auftrennen und Drähte ziehen.
RAMTEST3 läuft stabil, mehr habe ich nicht getestet.
Wer mag kann ja eine ausführliche Doku schrieben und für die KC-HP
und KC-Labor zur Verfügung stellen.

Hier aktuell, ALLES und in groß:
https://magentacloud.de/s/CzfwRpAk9PTbMZT
--
MFG
Enrico

Dieser Beitrag wurde am 23.07.2024 um 14:46 Uhr von Enrico editiert.

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001
09.07.2024, 18:34 Uhr
susowa

Liegt jetzt im KC85 Labor bei den HW-Unterlagen.

MfG susowa

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002
09.07.2024, 21:04 Uhr
wpwsaw
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....Grund war ja, das ich noch ein paar originale LP habe. Enrico habe ich auch einen kleinen Stapel zukommen lassen...

wpw
--
RECORD, CRN1; CRN2; PicoDat; LC80; Poly880; KC85/2,3,4,5 ; KC87; Z1013; BIC; PC1715; K8915; K8924; A7100; A7150; EC1834; und P8000 ab jetzt ohne Tatra813-8x8 aber mit W50LA/Z/A; P3; ES175/2 und Multicar M25 3SK; Barkas B1000 HP

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003
13.07.2024, 23:49 Uhr
Enrico
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Eigentlich müsste es auch mit 4MB machbar sein.
Ist aber ein ordentlicher Aufwand.
Ist ja bekannt, das es nicht möglich ist RAM-Module größer als 1MB anzusteuern,
deswegen ist das M035x4 ja auch als 4x 1MB aufgebaut.

Hier müsste man dann z.T. bis zu 4 ICs übereinander stapeln, und auch die
entsprechende Modulpriorität intern erzeugen.
Geht dann natürlich aus Platzgründen nur mit einem 4MB-SIMM.
--
MFG
Enrico

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004
14.07.2024, 12:43 Uhr
Bert

Zitat:

Enrico schrieb
Wolf kam vor ein paar Jahren mit der Idee an, ob man denn nicht M036-Platinen
als M035 nehmen kann.

Eine interessante Idee!

Zitat:

RAMTEST3 läuft stabil, mehr habe ich nicht getestet.

Um den Refresh zu testen muß man z.T. richtig lange warten:
https://github.com/boert/16M2164-Ersatz/tree/main/Refresh-Test

Viele Grüße,
Bert

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005
14.07.2024, 13:09 Uhr
Lötspitze

Zitat:

Um den Refresh zu testen muß man z.T. richtig lange warten:
https://github.com/boert/16M2164-Ersatz/tree/main/Refresh-Test

Kann es sein, daß es hier eher um (1000) Millisekunden gehen müßte, als um Sekunden? Ein dRAM hält doch keine Sekunden ohne Refresh aus, oder liege ich da falsch?

VG Matthias
--
___________________
...geboren, um zu löten.

Wer rennen soll, muß auch mal stolpern dürfen.

Dieser Beitrag wurde am 14.07.2024 um 13:11 Uhr von Lötspitze editiert.

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006
14.07.2024, 13:16 Uhr
matro

Hallo
Das teste ich mit Unipic.
Habe aber noch keine Zeit zum Basteln.
also noch nicht getestet.
Besten Dank an Euch
beste Grüße Maik

Dieser Beitrag wurde am 14.07.2024 um 19:21 Uhr von matro editiert.

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007
14.07.2024, 14:45 Uhr
Enrico
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Zitat:

Bert schrieb

Zitat:

Enrico schrieb
RAMTEST3 läuft stabil, mehr habe ich nicht getestet.

Um den Refresh zu testen muß man z.T. richtig lange warten:
https://github.com/boert/16M2164-Ersatz/tree/main/Refresh-Test

Viele Grüße,
Bert

Also sollte ich Dein Programm wegen Refreh nochmal drüberjagen?

Edit: besagtes auf M035 umgebaute Modul steckt im Schacht 10.
Dann mache ich den Test mit "REFRESH 10 3F" ?
--
MFG
Enrico

Dieser Beitrag wurde am 14.07.2024 um 15:34 Uhr von Enrico editiert.

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008
14.07.2024, 14:51 Uhr
Enrico
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Zitat:

Lötspitze schrieb

Zitat:

Um den Refresh zu testen muß man z.T. richtig lange warten:
https://github.com/boert/16M2164-Ersatz/tree/main/Refresh-Test

Kann es sein, daß es hier eher um (1000) Millisekunden gehen müßte, als um Sekunden? Ein dRAM hält doch keine Sekunden ohne Refresh aus, oder liege ich da falsch?

VG Matthias

1000ms sind ja 1 Sek.

Aber wegen Refresh als solches, wie sich da wo was auswirkt, wenn wie wo was nicht nicht geht: K.A.

Die Sache also solches ist ja, dass bei jedem OP-Code-holen ein Refresh-Zyklus angestoßen wir.
Das zeigt /RFSH wenn es L ist.

Also sollte es da ja nie Probleme geben, vorrausgesetzt die Schaltung nimmt Rücksicht auf die Interna des jeweiligen D-RAMs.
Die die SIMM-Module ja mehr als nur RAS-Only-Refresh können, wo man auf ganzer Breite
die Refresh-Adresse anlegen muss, sollte das so eigentlich funktionieren.

Ode ich habe mal wieder was übersehen......

Die CPU bringt aber auch nur 7 Bit fürs Refresh.

Edit: nochmal andersherum.
Wenn man nichts mit dem RAM aus "diesem" Modul macht, müssen die Daten auch erhalten bleiben. Das passiert i.d.R. abhängig vom Signal /RFSH.
--
MFG
Enrico

Dieser Beitrag wurde am 14.07.2024 um 15:32 Uhr von Enrico editiert.

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009
14.07.2024, 18:06 Uhr
Lötspitze

Zitat:

Enrico schrieb
1000ms sind ja 1 Sek.

logisch - es ging um diese 1000 Sekunden in der Beschreibung und auf dem Bildschirm (ich denke, das sollen ms sein):

VG Matthias
--
___________________
...geboren, um zu löten.

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010
14.07.2024, 18:48 Uhr
Bert

In dem Programm werden die Zeiten systematisch verlängert. Es beginnt mit 20 ms. Ab 1000 ms wird die Anzeige auf Sekunden umgestellt. Und ja, auch bei den Sekunden wird schrittweise die Wartezeit bis 1000 verlängert (~16 Minuten).

Viele Grüße,
Bert

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011
14.07.2024, 19:36 Uhr
Enrico
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Hab keine Refresh-Fehler gefunden.
--
MFG
Enrico

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012
14.07.2024, 23:38 Uhr
PIC18F2550

Frage wurde das RFSH Signal vom KC zum Modul unterbrochen?
Wenn nicht sollten die Werte nicht stimmen.
--
42

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013
15.07.2024, 01:02 Uhr
Enrico
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Das verstehe ich nicht.
--
MFG
Enrico

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014
15.07.2024, 08:30 Uhr
Andre.as

Bei dem Umbau wird der Datenerhalt mit "CAS-before-RAS refresh" realisiert,
somit muss die Quelle für den Auslöser entfernt werden, in dieem Fall "RFSH".

Die Werte stimmen also, den der Datrenerhalt wird intern durchgeführt.

Grüße
Andreas

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015
15.07.2024, 12:55 Uhr
PIC18F2550

Mich haben nur die Zeiten etwas gewundert.
Der U2164 wird ja mit 4ms angegeben.
--
42

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016
15.07.2024, 19:51 Uhr
Bert

Wo ist denn hier ein U2164 verbaut?

Hier ist das Datenblatt zu Enricos SIMM-Modul:
https://www.dosdays.co.uk/media/samsung/KMM59100_Datasheet.pdf

Auf Seite 8 gibt es das Zeitdiagramm für den CAS-before-RAS-Refresh.
Ich nehme mal an, das hier bei dem Umbau das /RFSH-Signal vom U880 die CAS-before-RAS-Sequenz triggert.

Die restliche Refresh-Problematik können wir evtl. hier
https://www.robotrontechnik.de/html/forum/thwb/showtopic.php?threadid=21779
oder auch hier
https://www.robotrontechnik.de/html/forum/thwb/showtopic.php?threadid=21746
weiterdiskutieren.

Viele Grüße,
Bert

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017
15.07.2024, 20:07 Uhr
Enrico
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Zitat:

Bert schrieb
Hier ist das Datenblatt zu Enricos SIMM-Modul:
https://www.dosdays.co.uk/media/samsung/KMM59100_Datasheet.pdf

Und auch noch genau das Richtige.

Jetzt fehlt mir nur noch ein Datenblatt für ein 4MB-Modul.
Ich konnte keins finden.

Zitat:

Ich nehme mal an, das hier bei dem Umbau das /RFSH-Signal vom U880 die CAS-before-RAS-Sequenz triggert.

Siehe Plan.
Das RFSH kommt über das XOR-Gatter beim CAS mit rein.
D.h. CAS kommt durch RW/WR, kein RFSH und MEI, oder mit /RFSH.

/RFSH und /MREQ, u.a. ist auch beim RAS drin.
Da /RFSH vor /MREQ aktiv wird, wird CAS vor RAS eim Refresh aktiv.
--
MFG
Enrico

Dieser Beitrag wurde am 15.07.2024 um 20:11 Uhr von Enrico editiert.

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018
16.07.2024, 08:59 Uhr
PIC18F2550

Zitat:

Enrico schrieb
Siehe Plan.
Das RFSH kommt über das XOR-Gatter beim CAS mit rein.
D.h. CAS kommt durch RW/WR, kein RFSH und MEI, oder mit /RFSH.

/RFSH und /MREQ, u.a. ist auch beim RAS drin.
Da [/u]/RFSH[u] vor /MREQ aktiv wird, wird CAS vor RAS eim Refresh aktiv.

Enrico genau as meine ich doch.
Solange das RFSH verwendet wird, wird auch ein CAS vor RAS Refresh ausgeführt.
Das kann man auch nicht Softwaremäßig unterdrücken weil das die CPU bei jeden M1 generiert, das ginge nur mit einem wait.

Für den Test darf das RFSH nicht verwendet werden, es dürfen nur Schreib und Lesezugriffe elaubt sein.
Ansonsten kann man nur nachweisen das die pausen zwischen den RFSH Signalen mit dem Takt der CPU funktioniert.
Um hier sicher sagen zu könnern das alles OK ist, müsste der Takt abgesenkt werden.

Ich habe mal versucht den aktuellen plan zu ziehen

die Zip hat die richtige größe aber nichts drinn.

Echt komplett leer. ?Hat mngenta da was geklaut?
--
42

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Dieser Beitrag wurde am 16.07.2024 um 09:04 Uhr von PIC18F2550 editiert.

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019
16.07.2024, 09:05 Uhr
Enrico
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Zitat:

PIC18F2550 schrieb

Für den Test darf das RFSH nicht verwendet werden, es dürfen nur Schreib und Lesezugriffe elaubt sein.
Ansonsten kann man nur nachweisen das die pausen zwischen den RFSH Signalen mit dem Takt der CPU funktioniert.
Um hier sicher sagen zu könnern das alles OK ist, müsste der Takt abgesenkt werden.

Eigentlich genau umgekehrt.
Das Refresh muss auch funktionieren, wenn man keinen Zugriff auf den RAM macht.
Das war wohl ein Problem bei dem Ersatz vom 128k-RAM, und auch bei meiner
RAM Karte für die P8k.

Man könnte aber noch das Refresh-Signal durch einen Teiler schicken, dann erst zum RAM.
Wie beim M35x4.

Ich hatte vor Jahren auch SIMMs die liefen nicht im KC.
--
MFG
Enrico

Dieser Beitrag wurde am 16.07.2024 um 09:05 Uhr von Enrico editiert.

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020
16.07.2024, 09:08 Uhr
Enrico
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Zitat:

PIC18F2550 schrieb
Ich habe mal versucht den aktuellen plan zu ziehen

die Zip hat die richtige größe aber nichts drinn.

Echt komplett leer. ?Hat mngenta da was geklaut?

Doch funkioniert.
Ich sehe aber gerade, dass ich im Namen ">" drin habe.
Das wird beim Runterladen durch "_" ersetzt.
Ev. geht das bei Dir nicht, hast Du WIndows?
--
MFG
Enrico

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021
16.07.2024, 09:08 Uhr
PIC18F2550

Es geht doch um einen test ob der RFSH zuverlässig ist.
--
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022
16.07.2024, 10:17 Uhr
Enrico
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Eben.
Und das wird mit RFSH ausgelöst.

Geht der Download nun, oder doch nicht?
--
MFG
Enrico

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023
16.07.2024, 10:45 Uhr
Bert

Zitat:

Enrico schrieb
Siehe Plan.

Ja, da hab ich nicht so ganz durchgeblickt.
Wo z.B. gehen die Signale 240/241 hin und wo wird der SIMM-Rigel angeschlossen (außer an A- und D-Bus)?

Zitat:

PIC18F2550 schrieb
Für den Test darf das RFSH nicht verwendet werden, es dürfen nur Schreib und Lesezugriffe erlaubt sein.

Ziel des Umbaus war es doch die Platinen vom M036 sinnvoll zu nutzen, und nicht den Refresh zu testen, oder?

Zitat:

Ich habe mal versucht den aktuellen plan zu ziehen

die Zip hat die richtige größe aber nichts drinn.

Echt komplett leer. ?Hat mngenta da was geklaut?

Bei mir funktionierte der Download...

Zitat:

PIC18F2550 schrieb
Es geht doch um einen test ob der RFSH zuverlässig ist.

Warum sollte der unzuverlässig sein?

Zitat:

PIC18F2550 schrieb
Das kann man auch nicht Softwaremäßig unterdrücken weil das die CPU bei jeden M1 generiert, das ginge nur mit einem wait.

Genau so ist es doch.
Solange die CPU (schnell genug) läuft und die 512 Refresh-Zyklen in 8 ms schafft, sollte der Speicherinhalt unter allen Betriebsbedingungen (Temperatur/Spannung) erhalten bleiben.

Viele Grüße,
Bert

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024
16.07.2024, 11:55 Uhr
Enrico
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Zitat:

Bert schrieb

Zitat:

Enrico schrieb
Siehe Plan.

Ja, da hab ich nicht so ganz durchgeblickt.
Wo z.B. gehen die Signale 240/241 hin und wo wird der SIMM-Rigel angeschlossen (außer an A- und D-Bus)?
.......
Viele Grüße,
Bert

Das ist alles in der ZIP drin. Auf RT wollte ich das nicht alles abladen.
In der ZIP ist das auch schön groß und scharf, und nicht so verwaschen.
240/241 sind zu zusätzlinche MUX-Adressen fürs RAM.
Und der RAM hate eine eigene Seite.
Ich habe das alles mit GIMP in die org. PDFs reingemalt.

Geht am schnellsten.
--
MFG
Enrico

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025
16.07.2024, 11:58 Uhr
Enrico
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Zitat:

Bert schrieb
.......

Zitat:

PIC18F2550 schrieb
Das kann man auch nicht Softwaremäßig unterdrücken weil das die CPU bei jeden M1 generiert, das ginge nur mit einem wait.

Die CPU macht aber nur 7 Bit, den Rest muss man dazu bauen.
--
MFG
Enrico

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026
16.07.2024, 12:16 Uhr
kaiOr

Zitat:

Enrico schrieb
Die CPU macht aber nur 7 Bit, den Rest muss man dazu bauen.

Jedoch nicht bei CAS-before-RAS-Refresh. Hierbei irgnoriert der RAM den Adressbus und nutzt einen Chip-internen Zähler zur Generierung der Refresh-Adresse.

Dieser Beitrag wurde am 16.07.2024 um 12:16 Uhr von kaiOr editiert.

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027
16.07.2024, 13:10 Uhr
Enrico
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Das ja klar, da hat das eine auch nichts mit dem anderen zu tun.
Ich hatte das aber so verstanden.
--
MFG
Enrico

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028
16.07.2024, 14:13 Uhr
PIC18F2550

Musste kurz weg.

Die Zip ist immer noch leer, und ich verwende W10 und FF.

Das mit dem testen ob Refresh geht habe ich verstanden.

Ich dachte das Du auch die Datenhaltezeit des sRAMS prüfen willst.
Daher auch die 4mS beim U2164 (Habe keinen anderen gefunden wo das angegeben wurde)
Je langsamer die CPU ist des so mehr nähert man sich der Grenze.
Daher auch der Test ohne RFSH und mit MERQ+WR/RD.
So habe ich auf unseren K1520 Ramdisk Platten die ganzen 32xU2164 durchgeprüft.
--
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029
16.07.2024, 14:47 Uhr
Enrico
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Zitat:

PIC18F2550 schrieb
Die Zip ist immer noch leer, und ich verwende W10 und FF.

Die liegt dann aber am Win10.
Habs umbenannt.

Bei mir geht das immer noch.

Zitat:

Ich dachte das Du auch die Datenhaltezeit des sRAMS prüfen willst.

Da ist doch keiner.

Zitat:

Daher auch die 4mS beim U2164 (Habe keinen anderen gefunden wo das angegeben wurde)
Je langsamer die CPU ist des so mehr nähert man sich der Grenze.
Daher auch der Test ohne RFSH und mit MERQ+WR/RD.
So habe ich auf unseren K1520 Ramdisk Platten die ganzen 32xU2164 durchgeprüft.

Das verstehe ich nicht.
Beider RAF ist doch die kritsche Zeit, wenn der Rechner aus ist, und die interne Logik.
Das Refresh erzeuegen muss.
--
MFG
Enrico

Dieser Beitrag wurde am 16.07.2024 um 14:47 Uhr von Enrico editiert.

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030
16.07.2024, 17:11 Uhr
PIC18F2550

Ich meine natürlich dRAM. Irgend jemand hat auf meiner Tastatur das s zu nahe an das d gebaut.

keine ahnung warum W10 ziggt hab mirs über die Smartpatsche geholt.

16ms = 62,5Hz
Cycle refresh 1024

Das wären 64.000 M1 Cyclen pro Sekunde.

Der Längste Befehl vom U880 braucht 23 Takte der kürzeste 4.

64.000 * 23 = 1.472.000 CPU Takte.

Auch wenn es relativ unwarscheinlich ist das ein Block von 23 CLK Befehlen verwendet wird, so ist es aber trotzdem so zu betrachten.

Bei einem 4Mhz CPU Takt währe eine Refresh reduktion /2 schon machbar.
--
42

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031
16.07.2024, 17:30 Uhr
Enrico
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23 Takte, wäre i.d.R LDIR.
Also sollte in der Warteschleife von Berts Prog, ein LDIR gemacht werden, dass
nicht auf das zu prüfende Modul zugreift?

Ich bin der Meinung, dass es auch beim M035x4 beim RFSH:4 mit RAMTEST keine Probleme gab.
Was für Code zu der Zeit abgearbeitet wird, weis ich aber auch nicht.

Z.B. wäre es ja auch denkbar, dass man beim CAS-RAS-Refresh das /IORQ noch mit reinnimmt,
oder /MREQ wenn das Modul aus ist.

Ich sehe da aber nicht, dass es da Probleme geben könnte.
Da wäre ja der Hersteller Schuld.
Wer war nochmal aus Mühlhausen?
--
MFG
Enrico

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032
17.07.2024, 00:53 Uhr
Bert

Hier gibt es noch ein Paper zu den unterschiedlichen Refresh-Varianten:
https://downloads.reactivemicro.com/Electronics/DRAM/DRAM%20Refresh.pdf

Zu den Zeiten:
Bei 128 Zyklen werden 2 ms gefordert.
bei 256 Zyklen 4 ms,
bei 512 Zyklen 8 ms und
bei 1024 Zyklen 16 ms.

Damit kommt man immer auf 15,6 µs bis zum nächsten Refresh (wenn man keinen Burst-Refresh macht).
Also ja, es werden 64000 M1-Zyklen pro Sekunde gebraucht und damit theoretisch mindestens 1,4 MHz Taktfrequenz.
Wenn man nur NOPs macht, reichen auch 256 kHz um den Speicherinhalt normgerecht zu refreshen :-)

LDIR sollte auch unproblematisch sein; laut der Seite hier https://www.jnz.dk/z80/ldir.html
werden bei LDIR zwei Refreshs pro transferiertem Byte gemacht.
Klingt nicht ganz unlogisch, der Opcode besteht aus ED B0 und wird m.E. immer wieder eingelesen.

Viele Grüße,
Bert

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033
17.07.2024, 08:03 Uhr
Andre.as

Guten Morgen,

wir dürfen aber auch nicht vergessen, die angebenen Zeiten für den Refresh gelten für den gesamten Temperaturbereich und bei 70°C werden diese Zeiten bestimmt benötigt.
Bei Zimmertemperatur können es durchaus, ohne Datenverlust, mehrere Sekunden sein.

Schönen Tag
Andreas

# Bert: Prog habe ich ausprobiert...

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034
18.07.2024, 18:35 Uhr
kaiOr

Zitat:

Bert schrieb
LDIR sollte auch unproblematisch sein; laut der Seite hier https://www.jnz.dk/z80/ldir.html
werden bei LDIR zwei Refreshs pro transferiertem Byte gemacht.
Klingt nicht ganz unlogisch, der Opcode besteht aus ED B0 und wird m.E. immer wieder eingelesen.

Auf den Refresh bezogen scheint ein EX (SP),HL mit der längste Befehl zu sein (19T).
Käme noch eine Interruptannahme dazu sind es nochmal 3T mehr. Aber ich denke nicht, dass man das effektiv zur Ausdünnung nutzen könnte, da zwangsweise wieder kürzere Befehle (ISR) folgen.

Packen wir einen Großteil in den IRM können aber noch WAIT-States dazu kommen.

Quellcode:

;WEAK REFRESH:
;************
KASS    EQU    0B700h        ;Kassettenpuffer (IRM)

    ORG    200h
    DEFW    7F7Fh
    DEFM    'WKRFSH'
    DEFB    1
    
    JR    WTWEAK

SPOS    DEFW    0        ;Merker SP

WTWEAK
    LD    HL,KASS
    LD    DE,KASS+1
    LD    BC,80h-5
    LD    (HL),0E3h    ;ex (sp),hl -> 19T + ~3 WAIT-States -> 22T
    LDIR
    INC    HL
    LD    (HL),0C9h    ;ret -> 10T + ~2 WAIT-States -> 12T
    INC    HL
    LD    (HL),0        ;*256
;IRM Schleife
    DI
    LD    (SPOS),SP
    LD    SP,KASS+80h
    LD    B,23        ;HAUPTZAEHLER
EXCH    CALL    KASS        ;17T + ~1 WAIT-State
    DEC    (HL)        ;11T + ~1 WAIT-State
    JR    NZ,EXCH        ;12/7T
    DJNZ    EXCH        ;13/8T
    LD    SP,(SPOS)
    EI

    RET

Damit sind es knapp 22T pro Befehl.

Dauer: ca. 10s (8s wenn es im normalen RAM wäre)

MfG

Dieser Beitrag wurde am 18.07.2024 um 19:27 Uhr von kaiOr editiert.

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035
23.07.2024, 14:48 Uhr
Enrico
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M036 --->>> M35x4:

Erste Ausbaustufe; erstmal alle überflüssigen Gatter freikratzen,
und auf 1MB umbauen:

--
MFG
Enrico

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036
23.07.2024, 21:13 Uhr
Bert

Willst Du jetzt vier mal 1MB-SIMMs verbauen oder hat sich ein 4MB-SIMM-Riegel angefunden?

Viele Grüße,
Bert

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037
23.07.2024, 22:41 Uhr
Enrico
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Siehe Oben....

Wieso "ein" 4MB Modul.
Da müsste ich ein paar mehr liegen haben.
Das M035x4 musste ich ja damals auch mit dem 4MB SIMM wenigstens ausprobieren.
--
MFG
Enrico

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038
06.08.2024, 19:52 Uhr
Enrico
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Gibt es eigentlich sowas wie - ich nenne es mal- Prioritätsencoder- IC?

Ich habe 4x Modulswitch Schacht +0, +1, +2, +3, die unabhängig
voneinander an/aus sein können.
Raus kommen sollen 4x /Sel.
Aber nur das Modulswitch was an ist, und die höchste Priorität hat,
darf mit seinem /Sel L werden.
--
MFG
Enrico

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039
07.08.2024, 07:12 Uhr
Bert

Vielleicht geht das mit einem 74LS348 + 74LS138?
Oder Du schreibst das mal als Tabelle auf, da kann man sicher auch was mit NAND und NOR basteln.

Grüße,
Bert

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040
07.08.2024, 15:43 Uhr
Enrico
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Danke, das dürfte klappen.
Einzelne Gatter-ICs wollte ich vermeiden.
Aber den habe ich natürlich dann doch nicht da, und auf Ebay ist das auch eng.....

Das war eigentlich nicht ganz richtig.

Zitat:

Enrico schrieb
Aber nur das Modulswitch was an ist, und die höchste Priorität hat,
darf mit seinem /Sel L werden.

Mit Modulswitch schaltet man ja an /aus, also die I/O XX80h,
und raus kommt dann mit Bit 0 das Modulselect, wo die Prioriätskette erfüllt werden sollte.

Solange man das nur für RAMfloppy nimmt, von Mario, bzw. fürs UNIPIC von Ralf, wo
jedes Modul einzeln geschaltet wird, dann klappt das ja .
Aber die Software MUSS das ja nicht so machen.
Ist ja kein Kraut- und Rüben-PC, da wollen wir keinen Murks haben.
--
MFG
Enrico

Dieser Beitrag wurde am 07.08.2024 um 15:44 Uhr von Enrico editiert.

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041
07.08.2024, 16:27 Uhr
kaiOr

Passt doch bestimmt nur 1x 4MB SIMM ins Modul oder willst Du 4x 1MB?

Dann vom 74LS148 nur den Ausgang A2 als /SEL nutzen und A0,A1 als oberstes Adressbit bei RAS und CAS verteilen...

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042
07.08.2024, 18:13 Uhr
Enrico
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Sicher, 1x4MB, s.o.

LS148?
--
MFG
Enrico

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043
07.08.2024, 18:17 Uhr
Enrico
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Zitat:

Bert schrieb
Vielleicht geht das mit einem 74LS348 + 74LS138?

Grüße,
Bert

Gibts nen Unterschied zwischen 348 und 848?
Im Datenblatt sehe ich nichts.
--
MFG
Enrico

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044
07.08.2024, 19:30 Uhr
Bert

Zitat:

Enrico schrieb
Gibts nen Unterschied zwischen 348 und 848?

Hier bei Motorola steht was:

Zitat:

The LS848 has special internal circuitry providing for a greatly reduced negative going glitch on the GS (Group Signal) output and on a reduced tendency for the A0, A1 and A2 outputs to become momentarily enabled.

https://datasheetspdf.com/datasheet/74LS848.html

Wenn ich das richtig verstanden habe, hast Du DIP-Schalterchen und damit statische Signale. Sollte also nicht relevant sein.

Viele Grüße,
Bert

Dieser Beitrag wurde am 07.08.2024 um 19:31 Uhr von Bert editiert.

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045
07.08.2024, 20:11 Uhr
Enrico
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Bert, danke.

Soo, Turmbau zu Hanoi:

Da fehlt noch einiges.
Die Abblockkondensatoren sind nun doch ordentlich im Wege.
Ev. muss ich das doch noch ändern.
Was auf LS, SMD, etc...
--
MFG
Enrico

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046
01.10.2024, 22:13 Uhr
Enrico
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Die Abblockkondensatoren sind aus Platzgründe nun SMD,
und meine Haufen und TTL-Gräber werden immer größer.

--
MFG
Enrico

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047
04.10.2024, 21:23 Uhr
Enrico
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So, erste Runde RAMTEST mit dem 4MB-Modul durch, scheint wohl zu funktionieren.

Statt 1 IC bei dem 1MB-Umbau sind es bei dem 4MB-Umbau 12 IC's mehr, ist schon eine ordentliche Hausnummer.
Da ist zwar sicherlich einiges an Optimierungspotential vorhanden, da etliche Gatter unbenutzt sind, aber .....; keine Lust da noch mehr Hirnschmalz reinzustecken, und ich hätte noch mehr Drähte ziehen müssen.

Ich kann mir nicht vorstellen, dass sich das Viele antun wollen.
Das könnte aber jemand als Vorlage für einen Neubau nehmen.....
--
MFG
Enrico

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